就有关信号完整性方面的问题同大多数的电路板设计工程师们探讨，他们都会喋喋不休地说个不停，告诉你设计高速电路板是如何复杂如何危险。他们会告诉你系统时钟超出50MHZ时，板上的信号互联会导入时序路径上的信号延时，而这些信号延时会制约板级设计的性能。他们也会跟你描述传输线效应将如何迅速地导入类似于信号震荡、过冲和下冲这样严重的信号完整性问题，以及这些问题将如何威胁到设计的噪声容限和设计的单调一致性原理。更有甚者信号串扰和电磁辐射的出现会严重破坏设计电路板的正常工作。

同样的问题可能得到不同的回答。如果接触的恰恰是那些还在从事低速电路板设计的工程师，他们通常只是耸耸肩膀以示无奈。低速电路板设计中应对潜在的信号完整性问题通常采取被动应付的传统策略，就是为设计制定合适的设计约束条件。当一些特殊的信号通道已经出现象信号串扰或者电磁干扰这样一来严重的信号完整性问题时，通常设计工程师们总是为设计的某一部分甚至可能就是整个设计本身加入严格的物理约束。

即便这种解决方案还能满足一时之需，设计工程师也得为此付出昂贵的代价。约束设计通常会提升最终的产品成本并且制约产品性能。举例来说，设计工程师可能苦于找不到一个合适的位置来实现某一个特定的信号互联，而被迫增加信号板层。然而在今天高度激烈的市场竞争中，能否做到成本最小、能否提供独到的产品性能往往意味着产品是成功还是失败。

最近一个著名的网络设备提供商的设计工程师采用Innoveda公司研发的信号完整性分析工具集XTK为他们研制的路由器产品上的一块电路板实施信号分析。分析的结果令人震惊。尽管该电路板工作正常，然而十分苛刻的设计规则导致实施该电路板设计需要24个电路板层，才可以避开信号完整性问题。分析结果表明该设计严重过约束，事实上该电路板设计仅需要8个电路板层即可以加工实现，与此同时还不会介入信号完整性问题。改进后的产品仅电路板的生产制造成本一项就节省费用高达两百万美元。

许多的设计工程师发觉信号完整性分析已不再仅仅是局限于高速系统设计领域的特殊问题。信号完整性问题的真正起因是不断缩减的信号上升时间与信号下降时间而不是系统时钟的提升。随着IC制造厂商生产工艺技术不断进步，目前的技术水准已经达到0.25um工艺甚至更低。不断进步的元器件生产工艺技术用来淘汰落后过时的技术，传统的标准电子元器件采用先进的工艺技术生产制造时，尺寸可以做得更小而与此同时器件的开关速度却变得越来越快，所以信号的上升时间和下降时间越来越短。

事实上，大约每隔三年时间晶体管门的尺寸都会减小大约30%，相应地，晶体管的开关速度也就加快大约30%。信号上升时间和下降时间的缩减会导致“潜在的危机”，最终将导致设计中出现高速方面的问题，而在传统的设计流程中从未将其视为产生高速问题的因素。

为什么说是更快的信号沿跳变（更短的信号上升时间和信号下降时间）而不是系统时钟频率的提升为电路板设计工程师带来了严肃而重大的设计挑战？这是因为当信号跳变比较慢（信号的上升时间和下降时间比较长）时，PCB中的布线可以建模成具有一定数量延时的理想导线而确保有相当高的精度。而对于功能分析来说，所有的联线延时都可以集总在驱动器的输出端，通过不同的联线线段联接到该驱动器输出端的所有接收器的输入端都会在同一时刻观察到同样的信号波形。

采用集总延时参数模型无需特殊的模拟分析就可以精确地分析电路行为。实践表明，如果在设计中考虑到集总参数的延时因素，那么物理实现同理论的分析模拟十分接近。

随着信号变化的加快（信号上升时间和下降时间的缩短），电路板上的每一个布线段由理想的导线转变为复杂的传输线。这时信号联线的延时不能再以集总参数模型的方式建模在驱动器的输出端。此时同一个驱动器信号驱动一个复杂的PCB联线时，电学上联接在一起的每一个接收器上接收到的信号都各不相同。不仅整个PCB联线的信号延时需要拆分成各自独立的PCB联线段的信号延时，而且必须仔细考虑每一个PCB联线段上的各种传输线效应之间的相互影响。由于存在高速效应，设计工程师很难预测复杂的PCB联线上的信号，因此需要进行传输线分析来确定在每一个接收器的输入端上信号的实际延时。

从实践经验中得知，一旦传输线的长度大于驱动器上升时间或者下降时间对应的有效长度的1/6时，传输线效用就会表现出来。举例来说，假定设计中采用的元器件的上升时间为1ns，信号在PCB联线上的传输速度是2ns/ft，那么只要联线的长度超过1英寸，就会出现传输线效应，潜在的高速电路问题就有可能显现。很显然，板上所有的联线长度都小于1英寸这样的电路板少而又少。基于这样的认识，可以设想，设计工程师在采用上升时间为1ns的元器件来设计时一定会碰到高速方面的有关问题。

IC工艺技术的不断更新换代，上述问题变得越来越糟糕。

在今天的系统设计中，上升时间为1ns的器件很快也已经变成了过去。PC设计工程师在采用0.5ns上升时间的高性能处理器，实现时钟速度超过400MHZ、总线的工作频率也已经超出了100MHZ这样复杂的系统设计。这些设计工程师已经具备了高速电路设计方面的经验，因而会考虑高速设计中特殊的问题。然而高速设计方面的问题已经变得越来越普及，设计工程师只要使用0.25um工艺技术的新一代的FPGA器件或者是其它标准的元器件来设计新的产品时，这些高速方面的问题就会大量存在，如果不实施某些类型的高速分析，设计的系统很难正常工作。

信号跳变沿而不是设计中时钟频率的不断加快会导致日益恶化的设计环境：越来越小的设计故障容限，任何设计中细微的差别都可能导致潜在问题的出现。这里不能不提到最近发生在美国一家著名的机器视觉系统制造厂商的一件事情。这是美国一家著名的机器视觉系统制造（影象探测系统制造）厂商。最近他们的电路板设计工程师碰到一个十分奇特的现象。一个早在七年前就已经成功设计、制造并且上市的产品一直以来都能够非常稳定而可靠地运行和工作，而最近从生产线上下线的产品却出现了问题，产品不能正常工作。

这是一个20MHz的系统设计，似乎无需考虑高速设计方面的问题，没有任何的设计修改，采用的元器件型号同原始设计的要求一致。设计工程师觉得十分困惑：系统缘何失效？没有任何的设计修改，生产制造基于原始设计中一致的电子元器件。唯一的区别是采用的电子元器件实现了小型化也更加快速，这主要得益于今天不断进步的IC制造技术。那么到底是什么原因导致了系统的失效？

事实证明，系统的失效是由于新的器件工艺技术导入了信号完整性方面的问题。而这些问题设计工程师在原始的已经验证的相对低速的系统中不曾遇到也无须考虑。信号完整性方面的问题有不同的表现方式。时序问题总是第一位的，信号上升时间和下降时间的缩短，首先会使设计的系统出现时序方面的问题。其次，由于传输线效应而导致的信号震荡、信号过冲和下冲都会对设计系统的故障容限以及单调性造成很大的威胁。在慢速的系统中，互联延时以及信号震荡经常为设计工程师所忽略，主要是因为传输线效应导致的信号震荡在慢速系统中有足够的时间来稳定下来。然而随着信号跳变的不断加快以及系统时钟频率的不断提高，信号在器件之间传输以及为时钟钟控作准备的时间都极大地缩短。问题的严重性骤然提升，出现故障的可能性也迅速提高。

高速电路方面的问题有的并不十分严重，而另外一些则是灾难性的。比如因为信号在传输线上来回反射的建立行为而导致的信号震荡就可能引起器件的误触发（多次钟控）。而主要由于信号反射而引起的信号过冲则会导致时序错误，甚至可能损坏元器件。信号的上升时间降到1ns以下之后，信号间的串扰就成为十分重要的问题。串扰通常发生在高密度的电路板设计中，而与此同时信号的跳变又非常快，线与线之间就非常容易偶合而形成串扰。信号上升时间小于1ns时，信号中的高频谐波分量就十分容易地偶合到临近的信号线上而形成串扰。因此，如果电路板中存在大量的高速互联信号线，这样的系统就很容易出现这方面的问题。高速器件的出现使得信号的上升时间已经小于0.5ns，导致设计的系统出现更多的问题：电源系统的稳定性问题和电磁干扰（EMI）问题。当数据总线上数据同时变化的频率很高时就可能出现电源系统的稳定性问题，从而导致电源平面较大的波动和起伏，系统中参考平面大的波动和起伏会影响到设计中的信号。这种类型的系统设计，需要仔细规划电源系统的设计并选择最合理的电源系统的去耦策略，二者的紧密结合是确保电源系统稳定性的关键所在。快速的信号也更容易产生辐射，所以EMI也越来越为设计工程师所关注，成为新的设计中必须考虑的一个重要方面。尤其是今天的电子产品必需面对行业的许多规范。

不幸的是，在低速系统设计中，缩减的信号上升时间引起的潜在危机经常为设计工程师忽视。这是由于设计工程师都不希望进行信号完整性分析，而尽可能地回避。真正的危险在于许多的电路板在信号完整性问题尚不清楚的情况下被送去加工生产。同时，由于信号完整性问题本身的不可预测性，信号完整性问题也许在加工生产出来的电路板的最终测试过程中不会表现出来，而当产品发送到最终用户后，信号完整性方面的问题可能就会出现。用户现场的产品失效，问题的诊断和解决将变得十分困难。真正的风险还在于更高的NRE（一次性工程成本）费用。每一个电路板产品设计生产厂商都会在产品的生命周期内分摊所有的NRE费用。电路板在设计生产之后由于不可预测的高速信号完整性问题而导致的设计反复都会使得NRE费用迅速提升。

在电子产品设计生产领域有一个广为人知的公理：产品从设计阶段进入生产阶段，重复工作的成本以指数形式增加，而一旦产品已经流通到了最终用户现场，这种重复工作的成本会变得更高。所以任何在设计生产过程中能正常工作的电路板级设计，在发送到用户现场之后如果发现产品出现了问题，同设计工程师预期在传统的高速设计领域发现和解决问题相比较，产品开发进度中的成本结构会带来更大的风险。这些成本不仅包括直接导致的大量重复工作而带来的巨额成本费用，更体现为用户的不满和失去信心。以上问题的提出强烈要求在任何板级产品的开发周期中引入一个新的步骤，以防止信号完整性问题潜入到生产加工过程。很多年以来，ASIC设计工程师已经形成了很好的习惯，作为合同协议的一个部分，ASIC设计工程师必须同ASIC生产加工厂商签署设计的“签字验收”（Sign-Off），以确保设计资料的完整。在定制的芯片开发过程中，投入的NRE费用可能高达几十万美元，IC生产加工制造商强烈要求每一个这样的设计都必须通过“金版”仿真器的测试，以保护自身的成本投入以及权利义务。此外，加入“签字验收”步骤有效地保护和制约了设计者和加工制造商，不仅要求IC加工制造商们为他们的客户生产出合格高品质的器件产品，同时，也要求IC的设计工程师设计更规范，设计的器件具有高度可制造性。对于电路板设计加工生产制造商来说，高速电路设计的Sign-Off（在电路板被送去加工制造之前进行信号完整性验证）具有同等重要的意义。作为常规设计过程中的一个步骤，为每一个板级设计运用高速信号完整性验证测试工具来进行分析和验证（而不管设计中时钟的速度），设计工程师必须确保设计中的信号完整性问题在将设计送往加工制造工序之前业已解决。因而，设计工程师有信心相信他们设计的产品具有更好的质量保证。因为设计的产品在发运到最终用户现场后，不可预测的信号完整性问题将不再出现。设计工程师将来不用再担心他们是否为了解决板级设计中的信号完整性问题加入了适当的设计约束，或者在设计过程当中他们是否已经倾尽全力来集中解决关键的高速信号线问题。电路板布局布线后的信号完整性Sign-Off验证可以消除这方面的风险和工程师的顾虑。

哪种类型的仿真器能够为信号完整性分析验证Sign-Off提供最佳的解决方案？理想的仿真器可以对整板或者多块电路板构成的系统同时进行分析，而不是仅仅只能对电路板上的个别信号线进行分析。速度也是十分关键的因素，在一个合理的时间范围内完成精确的信号完整性分析就显得十分重要。那些基于SPICE的信号完整性分析引擎具有足够的分析精度，但是分析的建立需要很长的时间，分析的运行更加缓慢，因而这种类型的工具都不实用。

“金版”仿真器同样必须能为传输线提供精确的内部模型。随着信号上升时间和下降时间的缩减，许多信号完整性分析引擎采用的理想无损传输线模型已经不能够满足分析精度方面的要求。这时的传输线应该建模成真正的有损传输线模型，同时为了方便信号完整性问题的解决，还应提供广泛而翔实的分析报告，并且能够方便详细地指出特定元器件或者特定互联线上特定的信号完整性违反。最后这样的工具还应该具有强大的“What-If”的分析功能，来帮助设计工程师识别更合适的系统拓朴结构、连线的终端匹配方案、驱动器/接收器的选择。

另外，这样的工具必须具备足够的能力来解决诸如电源平面的分析和设计以及电磁辐射等复杂的问题，并且可以揭示二者之间的相互关系并且通过折衷寻找最恰当的解决方案。最后同样也是非常重要的一点，这种类型的工具必须支持最先进的模型，这是因为最终的分析结果终究取决于分析中采用的模型。

理想情况下，设计工程师在实施布局布线时都希望采取合适的策略使得高速方面的问题最少。实施高速设计方法学无疑将极大地提高设计产品的成本效益：在产品开发周期中布局布线前的规划阶段实施信号完整性分析。新一代的EDA技术采用约束驱动的布局布线方式有助于减少昂贵的设计反复。比如Innoveda公司的ePlanner工具使得设计工程师在将设计下传到后道的布局布线工序之前就可以思考PCB拓朴结构的原型。举例来说，ePlanner工具提供一种图形化的设计空间探测和互联规划设计环境，在此环境下，设计工程师可以实施“What-If”分析来探索高速信号策略，并为后道的布线器建立基于分析结论的合理的设计规则。

从长远来看，未来解决高速设计的最佳方案是尽可能地在设计周期的前期进行信号完整性分析，并且将信号完整性分析同布局布线实现紧密集成。但是，就目前的情况来看，最低的要求是，高速设计Sign-Off（在电路板被送去加工制造之前进行的信号完整性验证与测试）必须成为每一个电路板设计流程中一个标准的步骤。