高速电路设计：互连时序模型与布线长度分析高速电路设计领域，关于布线有一种几乎是公理的认识，即“等长”走线，认为走线只要等长就一定满足时序需求，就不会存在时序问题。本文对常用高速器件的互连时序建立模型，并给出一般性的时序分析公式。为体现具体问题具体分析的原则，避免将公式当成万能公式，文中给出了MII 、RMII、RGMII和SPI的实例分析。
2015/07/17
11356- 设计高速电路板的要注意的四个方面本文阐述了工艺过程的变化是怎样引起实际阻抗发生变化的，以及怎样用精确的现场解决工具(field solver)来预见这种现象。即使没有工艺的变化，其它因素也会引起实际阻抗很大的不同。2015/06/294503
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