本文主要针对高速电路中的信号完整性分析，利用 Cadence Allegro PCB SI 工具进行信号完整性（SI）分析。

目录

一、 高速数字电路的基本知识 

1.1  高速电路的定义 

1.2  高速 PCB  的设计方法

1.3  微带线与带状线 

1.4  常见的高速数字电路 

1.4.1 ECL(Emitter Coupled Logic) 射级耦合电路

1.4.2 CML(Current Mode Logic) 电流模式电路 

1.4.3 GTL(Gunning Transceiver Logic) 电路 

1.4.4 TTL(Transistor Transistor Logic) 电路

1.4.5 BTL(BackPlane Transceiver Logic) 电路 

1.5  信号完整性 

1.4.1  反射（Reflection ） 

1.4.2  串扰（Crosstalk ）

1.4.3  过冲（Overshoot ）与下冲（Undershoot ） 

1.4.4  振铃（Ringring ） 

1.4.5  信号延迟(Delay)

二、 信号完整性分析和仿真流程 

2.1 SpecctraQuest interconnect Designer  的性能简介 

2.2 SpectraQuest(PCB SI) 仿真流程 

三、 仿真前的准备 

3.1 IBIS  模型 

3.1.1 IBIS  模型介绍 

3.1.2 IBIS  模型的获取方法

3.1.2  验证 IBIS  模型 

3.2  预布局

3.3  电路板设置要求（Setup Advisor ）

3.3.1  叠层设置（Edit Cross-section ）

3.3.2  设置 DC  电压值（Identify DC Nets ）

3.3.3  器件设置（Device Setup ） 

3.3.4 SI  模型分配（SI Model Assignment ）

四、 约束驱动布局

4.1  预布局提取和仿真

4.1.2  预布局拓扑提取分析

4.1.3  执行反射仿真 

4.1.4  反射仿真测量 

4.2  设置和添加约束 

4.2.1  运行参数扫描 

4.2.2  为拓扑添加约束 

4.2.3  分析拓扑约束

五、 布线后仿真 

5.1  后仿真

5.2  反射仿真 

5.2.1  设置参数 

5.2.2  指定要仿真的网络 

5.2.3  执行仿真

5.3  综合仿真 

5.4  串扰仿真 

5.5 Simultaneous Switching Noisie  仿真

5.6  多析仿真 

六、 参考文献 

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