1，在菜单preferences下设定无源器件R,C,L的映射类型。

2，在LAYER STACK MANANGER里设定层厚和铜厚。

3，在DESIGN/DESIGN RULES/SIGNAL INTEGRITY设置需要的SI规则。

4，运行TOOLS/SIGNAL INTEGRITY，在信号完整性界面中运行import IBIS-FILE，并将分析用的芯片的IBIS模型文件导入。

5，最关键的一步，用文本编辑器编辑Design Explorer 99 

SE\Library\SignalIntegrity\User\u_parts.hrt,这个文件指定了PROTEL99SE所有可用的器件模型，ASCII码格式，很容易看懂，在这里可以创建新的器件模型，并为新的器件的每个引脚指定在第4步导入的引脚宏模型，可以具体到每个引脚，并把器件名改为PCB里器件属性的COMMENT（当然你也可以改COMMENT），存盘。

以下是个简单的器件的格式：

TI!SN74221N PQ[16] TYP["DIC"]

IN[1--3,9--11]("TTL_000_S0_in.mac"),

[6,7,14,15]

OUT[4,5,12,13]("TTL_000_S0_out.mac")

BI[6,7,14,15]

VCC[16]

GND[8]

6，返回protel99se的PCB界面，运行Reports/SIGNAL INTEGRITY,如果报告里ICs with valid models一栏中识别出你前面编辑的相关的器件模型的型号，说明设置大功告成，你可以返回DESIGN/DESIGN RULES/SIGNAL INTEGRITY中详细设置信号完整性规则，并用tools/design rules check来检查，同样，在运行TOOLS/SIGNAL INTEGRITY后的信号完整性界面中也不需要逐个设置信号的引脚模型，它已经根据u_parts.hrt文件里的设置自动识别出来，可以直接选取信号做分析。

优点：缓冲模型可以具体到引脚，批量信号分析结果比用默认模型精确得多；可以做到反射分析中过冲和下冲的批量准确分析，在信号完整性界面中还可以做比较准确的单个串扰分析和付立叶展开的频域分析，它可以确定信号中有害的EMI谐波分量。

缺点：对排阻的模型还是无法识别，当有排阻无源器件时仿真会无法进行。由于对延迟时间的计算方法不了解，目前对时序方面的约束目前无法实现。

本文由于时间关系，只说明了操作步骤，应用者需要具备对protel99se比较深的操作能力和信号完整性理论基础以及对现代EDA软件的约束驱动设计方法有一定的了解。至于自己为什么会考虑protel99se来做信号完整性分析，是因为公司的原因，公司本来想上cadence，但自从我来到就职公司后，凭经验做的板子还都过得去，目前还没有什么非得改变设计工具的问题，公司为了照顾其他人对cadence不熟，所以不再考虑，虽然我知道到要求高时不用cadence可能没底，屡次要求更换设计工具没有结果，便只好在protel99se上打主意，这便是本文的由来。