DDR3总线信号完整性测试需要关注4点DDR总线需要测试时钟、命令/地址、数据等，数据测试是难点，而关键参数是建立时间和保持时间，所以需要对读写信号进行分离，分离后分别测试读和写信号的建立时间和保持时间。
2014/09/16
7217- DDR3内存的PCB仿真与设计当今计算机系统DDR3存储器技术已得到广泛应用，数据传输率一再被提升，现已高达1866Mbps。在这种高速总线条件下，要保证数据传输质量的可靠性和满足并行总线的时序要求，对设计实现提出了极大的挑战...2014/09/155499
- 针对DDR2-800和DDR3的PCB信号完整性设计本文章主要涉及到对DDR2和DDR3在设计印制线路板（PCB）时，考虑信号完整性和电源完整性的设计事项，这些是具有相当大的挑战性的。文章重点是讨论在尽可能少的PCB层数，特别是4层板2014/06/276377
